三维芯片

3D IC是将多颗芯片进行三维空间垂直整合，以因应半导体制程受到电子及材料的物理极限。 半导体行业追求这个有前途的技术，在许多不同的形式，但它尚未被广泛使用，因此，定义还是有点不固定。3D 集成电路封装是指堆叠不同的芯片成为一个单一的封装以节省空间，被称为SiP或 Chip Stack MCM, 并未整合进入单一的电路内。芯片与芯片之间的沟通方式则采用off-chip 讯号，仿佛他们被安置（mounted）在一个正常的电路板。相反地，3D IC是一种单一芯片，使用芯片上的信号层上的所有组件，无论是垂直或水平。目前世界各国在3DIC的研发上多处于先期发展阶段，尚未成为成熟之技术。2004年, Intel曾展示过3D版本的Pentium 4 处理器。目前业界在三维芯片会用硅穿孔（TSV）的方式在垂直方向实现相互连接。芯片制造模具，采用面对面堆积，允许通过结构的密度。背面TSV技术用于IO和电源。对于的3D平面布置图，设计人员手动安排每个芯片中的功能块，以降低功耗和性能改进。允许分拆大型和高功率模块和精心重排，以限制热的热点。与2D相比, 3D设计提供了15％的性能提升（由于以消除管道阶段）和15％的节能（由于中继器，以消除和减少布线）。2007年Intel 推出 Teraflops Research Chip，是一个实验性的80-core设计的堆叠式内存（stacked memory）。由于对内存带宽（memory bandwidth）的高度需求，传统的IO方法将消耗10～25W。英特尔设计实现了一个基于TSV 的内存总线（memory bus）。每个核心都被连接到一个memory tile的SRAM模的链接，提供12 GB/s的带宽，总带宽的1 TB/s，同时仅消耗2.2W。2008年在罗切斯特大学的学术单位，伊比·弗里德曼（Eby Friedman）教授和他的学生实现了3D处理器。该芯片在1.4 GHz的运行，并且它被设计为优化的垂直方向处理之间的层叠芯片给出的3D处理器能力，传统的一层状芯片无法达到。的一个挑战是在制造的三维芯片使所有层的工作和谐，从一层到一块的信息，会干扰没有任何障碍。2012年的ISSCC大会上展示两组 3D-IC-based multi-core 使用 GlobalFoundries' 130 nm 制程 and Tezzazon's FaStack 技术. 3D-MAPS是一个在乔治亚理工学院电气和计算机工程学院的研究人员从一个实现与64个自定义的核心逻辑芯片堆叠。第二架原型机部在美国密歇根大学电气工程和计算机科学叫 Centip3De，近阈值设计的ARM Cortex-M3内核的基础上。现今三维芯片堆叠的量产仍有很大的困难，包括TSV本身的制程成本就很大，目前只有CMOS影像感测器还有MEMS真正进入商品化。再者利用芯片穿孔，硅晶面积也会造成损耗，还有散热也是一大挑战。截至2008年建立一个3D IC主要有四种方式：传统的半导体芯片扩展信号的传播速度也提高了。然而，缩放比例从目前的制造和芯片设计技术已变得更加困难，部分原因是由于功率密度的限制，部分是因为互连不变得更快，而晶体管 3-D集成的电路提出了发明来解决堆叠2-D的模具和连接他们的第3维度的缩放挑战。这有望加快分层芯片之间的通信，而平面布局。3D IC技术中承诺许多显著的利益，包括：因为这项技术是新的，它承载了新的挑战，包括:根据partitioning granularity，不同的设计风格可以区分的。Gate-level的整合面临多重挑战，实现度远不如 block-level集成。IntSim是一个开放源码的CAD工具来模拟2D和3D-IC产品。它可用于预测2D/3D芯片的电源，芯片尺寸的金属含量和最佳大小的金属含量不同的技术和设计参数的基础上。用户还可以学习缩放的趋势，和使用IntSim的优化他们的芯片设计。HeatWave 是商业用途的 CAD tool 用于模拟 whole-chip 在装置层级降温. 输入包括布局数据和电源数据输出包括一个3D thermal map 和表格合适的温度数据的注释设备温度数据转换成电路模拟器。 热浪已使用大量3D-IC的研究小组准确地模拟测试芯片的温度。