在电子学中，通道晶体管逻辑 （PTL: pass transistor logic），描述了几个用于集成电路设计的逻辑家族 。它使用减少冗余晶体管的方法，减少了用于制作不同逻辑门的所需的晶体管数量。 晶体管作为开关用于导通电路节点之间逻辑电平，而不是作为与电压源直接连接的开关. 此减少了有源器件的数量, 但有一个缺点即输出电平可能不会再高于输入电平。每一个串联的晶体管使得输出电压低于输入电压。 如果几个器件在逻辑路径中串联，一般都需要一个传统的门去恢复信号电压到满值；而作为对比, 传统的CMOS逻辑总是作为电源轨道的晶体管开关，故逻辑电平在串联中不会减少。
既然因为输入信号与输出信号之间少了一些分隔，设计者必须注意评估一些意外的电路路径的影响。为了使设计正确工作，设计规则限制了电路的安排，所以可以避免一些隐蔽的路径、电荷分享、与低速的开关。 仿真的电路可能需要去保证足够的性能。
互补通道晶体管逻辑（CPL）或差分通道晶体管逻辑是具有某些优点的一个逻辑家族。它通常用于多路选择器与门闩.
互补通道晶体管逻辑使用串联的晶体管来在可能的反相的逻辑输出值之间选择，被选择的输出驱动一个反相器来产生一个非反相的输出信号。反相的输入与非反相的输入都需要用于驱动通道晶体管的门控制端。
双通道晶体管逻辑同时使用N与P管道的晶体管，对每个功能块都使用双逻辑路径，来减少某些需要用于产生互补通道晶体管逻辑的反相器。同时，因为它的高速（输入电容低），所以它驱动负载的能力有限。
静态与动态类型的通道晶体管逻辑，有对于速度、耗能、低压应用，各有不同的属性。 当集成电路的供电电压下降，通道晶体管逻辑的缺点变得越来越明显。阈电压相对供电电压显得更大，严重限制了连续级的数量。因为互补输入经常需用用于控制通道晶体管，故还需要而外的逻辑级。
