内存排序是指CPU访问主存时的顺序。可以是编译器在编译时产生，也可以是CPU在运行时产生。反映了内存操作重排序，乱序执行，从而充分利用不同内存的总线带宽。
现代处理器大都是乱序执行。因此需要内存屏障以确保多线程的同步。
这些内存屏障阻止编译器在编译时乱序指令，但在运行时无效。
asm volatile("" ::: "memory");或者
__asm__ __volatile__ ("" ::: "memory");阻止GCC编译器跨越它乱序读/写指令。
atomic_signal_fence(memory_order_acq_rel);
阻止编译器跨越它乱序读/写指令。
__memory_barrier()
指令。
_ReadWriteBarrier()
运行时内存排序
- happens-before:按照程序的代码序执行
- synchronized-with:不同线程间，对于同一个原子操作，需要同步关系，store（）操作一定要先于 load（），也就是说 对于一个原子变量x，先写x，然后读x是一个同步的操作
对称多处理器(SMP)系统
对称多处理器(SMP)系统有多个内存一致模型。
某些老的x86有更弱内存序。
SPARC 内存序:
lfence (asm), void _mm_lfence(void)sfence (asm), void _mm_sfence(void)mfence (asm), void _mm_mfence(void)
- PowerPC
sync (asm)
- MIPS
sync (asm)
- Itanium
mf (asm)
- POWER
dcs (asm)
- ARMv7
dmb (asm)dsb (asm)isb (asm)
编译器对硬件内存屏障的支持
- GCC, version 4.4.0 and later, has
__sync_synchronize. - C11/C++11
atomic_thread_fence()支持一条命令 - Microsoft Visual C++ has
MemoryBarrier(). - Sun Studio Compiler Suite has
__machine_r_barrier,__machine_w_barrierand__machine_rw_barrier.
参见
- 内存模型 (程序设计)（英语：Memory model (programming)）
参考文献
- ^ GCC compiler-gcc.h. . （原始内容存档于2011-07-24）.
- ^ 存档副本. . （原始内容存档于2020-08-10）.
- ^ ECC compiler-intel.h. . （原始内容存档于2011-07-24）.
- ^ Intel(R) C++ Compiler Intrinsics Reference （页面存档备份，存于互联网档案馆）
Creates a barrier across which the compiler will not schedule any data access instruction. The compiler may allocate local data in registers across a memory barrier, but not global data.
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